DRAM正面临巨大压力，其影响波及整个芯片行业。

在大型系统公司要求加快数据在内存中的读写速度的压力下，三大DRAM供应商——美光、三星和SK海力士——正努力应对日益复杂的权衡取舍。目前最佳的解决方案是在HBM模块（或称立方体）中堆叠更多层。但每增加一层都会带来新的挑战，其中一些挑战至今尚未解决。

为了符合HBM封装高度限制，增加层数需要对堆叠中的存储芯片进行减薄。但DRAM芯片的减薄已接近极限——有时甚至会造成芯片本身的损耗。它们在制造和封装过程中更难处理。堆叠层数越高，功率密度越大，组装模块的热路径也越长。更薄的芯片也更容易发生翘曲，这使得晶圆处理、凸点对准和芯片键合都更加困难。

雪上加霜的是，为了应对数据爆炸式增长，尤其是在人工智能数据中心，对带宽的需求不断增加。硅通孔 (TSV) 是 3D-IC 模块的主要数据路径，对于支持 HBM 的超宽并行接口至关重要。TSV 越多，带宽越高，这对于提升任何 HBM 模块的性能都至关重要。但 TSV 也会占用芯片面积，从而限制了每一层实际可存储的数据量。此外，如果 HBM 模块的尺寸沿 z 轴垂直增长，则封装难度会增加，封装内部的散热也会更加困难，而散热正是从堆叠底部的逻辑芯片开始的。

据业内人士透露，这些问题以及其他一些因素共同对良率以及DRAM供应造成了显著影响。HBM堆叠中的DRAM芯片越多，出现问题的可能性就越大。除了更多的TSV和更薄的芯片之外，还可能出现底部填充空隙以及由错位或工艺偏差引起的其他结构缺陷。任何一种缺陷都可能导致整个芯片堆叠报废，造成巨大的经济损失。虽然HBM本质上仍然使用与其他类型DRAM相同的通用DRAM单元技术，但HBM每比特消耗的硅和晶圆容量远高于传统DRAM。

在 Hot Chips 2026 大会上，Objective Analysis 的总经理 Jim Handy 在主题演讲中指出了 DRAM 短缺的三个原因：

• 人工智能的爆炸性需求和前所未有的支出正在增加对超高速DRAM的需求；

• 由于HBM比其他类型的DRAM需要更多的晶圆，导致DRAM晶圆供应减少。

• 生产能力不足以满足永无止境的需求。

“人工智能领域投入巨大，但要达到所需的带宽，就需要使用HBM，因为每个人都希望处理器芯片拥有无限大的缓存，”汉迪说道。“这不可能实现，所以他们会想，‘好吧，那我们用个容量巨大的SRAM怎么样？’但SRAM太贵了。于是他们就用HBM。HBM拥有非常宽的总线，因此即使存在一些延迟（因为延迟与标准DRAM大致相同），也能提供很高的带宽。”

然而，带宽的提升是以面积的增加为代价的。“所有这些芯片都通过数万个TSV（硅通孔）连接在一起，”三星存储器业务设计团队成员韩相旭（Sangwook Han）表示。“虽然每一代芯片的最大容量都得到了提升，但带宽仍然是主要目标，因为带宽几乎每一代都翻了一番。为了实现更高的带宽，我们面临两大瓶颈——芯片间的TSV和基础芯片中的PHY I/O。TSV的扩展相对简单，因为提高TSV的速度相对困难，有时甚至存在风险。所以我们一直在增加TSV的数量。这种方法的缺点是TSV阵列占用的硅面积较大，这迫使我们不断减小TSV的间距。但与TSV相比，PHY I/O的扩展要复杂得多。”

TSV（硅通孔）占用的面积相当可观。“如果你看一下每片晶圆的容量，就会发现它只有DDR（标准DRAM）的三分之一，”汉迪说道。“这意味着，HBM突然间对晶圆的需求量巨大，而由于它们都是在同一条生产线上制造的，这导致所有DRAM都出现了短缺。”

HBM 与其他类型的 DRAM 相比的独特之处在于，TSV 和外围电路会占用原本用于存储单元的硅面积。

“区别在于围绕这种单元技术设计的技术、封装和架构，从而能够提供更高的带宽，”美光HBM设计架构研究员Raghu Sreeramaneni表示。“关键在于极高的并行性。可以并行运行的存储体数量大幅增加。可以将数据传输到基片的路径也大幅增加。HBM3E每个DRAM芯片有128个存储体。HBM4每个DRAM芯片的存储体数量高达256个。显然，所有DRAM芯片都连接到基片，基片构成与GPU或XPU的接口。本质上有两个PHY。基片上的PHY通过微凸块和中介层与XPU通信，还有一个TSV PHY将所有DRAM连接到基片。”

汉迪解释说，DRAM制造商们感到意外的是，DRAM市场增长速度已经放缓到足以让他们通过提高每片晶圆的容量来匹配容量的增长速度。“尽管人们一直在谈论摩尔定律放缓，但最终每片晶圆的容量增长速度仍然令人满意，足以匹配市场增长，”他说道。“所以没有人增加（新的晶圆厂）产能。他们已经超过10年没有增加产能了，而现在突然之间，他们不得不新建工厂。”

这里没有快速解决办法。就产能而言，新建一座DRAM晶圆厂至少需要几年时间。所需时间因地区而异，取决于电力、水资源、环境法规以及建厂所需的劳动力供应情况。目前尚不清楚当前的建设规模是否足以满足需求，并使DRAM价格回落到合理水平。大多数专家认为，内存需求的增长速度超过了计算需求。

“计算能力大约每两年增长3倍，”Sreeramaneni说道。“HBM虽然解决了很多带宽问题并提升了带宽，但增长速度却落后于时代，大约每两年增长2倍。因此，内存瓶颈依然存在，而且实际上，情况可能正在恶化。”

复杂因素

仅仅在DRAM芯片堆叠中增加芯片数量只会使问题更加复杂。SK海力士在16层HBM方面的研究揭示了许多关键的制造因素。

SK海力士美国公司封装工程副总裁李在植（Jaesik Lee）在2026年Hot Chips大会的主题演讲中表示：“我们正在讨论将总立方体厚度从720微米增加到775微米。这很有帮助，因为增加的厚度可以带来更大的裕量，但我们仍然需要将厚度比12芯片高度降低10%。我们还可以将间隙高度降低50%，并减小凸点间距，但这与厚度无关。但这给我们带来了新的挑战。其中之一是芯片壁间距，因为芯片壁变薄了。此外，我们还需要提高功率密度和带宽。这会带来散热方面的挑战，尤其是在封装方面，因为我们需要堆叠更多的芯片层，而且由于每个芯片都有氧化层，所以氧化层也更多。”

如何将热量向上输送到HBM模块也日益成为一个挑战。“你可以把HBM想象成一个立方体，热量是从顶部排出的，”Sreeramaneni说道。“通常来说，芯片底部的温度最高，因为它承担着一些最复杂的运算任务。它拥有最高速度的互连，因此底部会产生大量热量。散热器和冷却系统则位于最顶部。整个立方体存在热阻，而DRAM并不喜欢高温环境。因此，如果温度过高，DRAM的刷新就会影响其可靠性。找到合适的散热解决方案至关重要，我们现在的设计理念也逐渐从围绕散热问题展开。”

展望未来

“我们可以在HBM立方体和能够提供更高带宽的内存解决方案方面不断取得进展，但最终数据需要从HBM传输到处理器，而且显然还需要双向传输，”美光科技的Sreeramaneni表示。“从工艺技术到电路创新和中介层技术，各个环节之间存在着极其紧密的相互依赖关系。我们确实需要一些新的高速I/O设计方法。我们正在研究更多针对内存优化的SerDes PHY，而不是更多原生内存接口。典型的D2D SerDes位置中是否有可以针对内存进行优化的部分？光学技术最终也会应用于这个领域。考虑到封装尺寸以及所有这些组件的集成方式，中介层本身也在快速发展，无论是能够容纳更大的SiP（系统级封装）、更多的GPU、更多的HBM集成、不同的材料，还是通道中更高的带宽以支持更高的速度。因此，高速链路领域涌现出了许多创新。”

键合技术也将不断发展。“目前，我们大多数的HBM解决方案都是采用热压键合的微凸点，”Sreeramaneni说道。“未来某个时候，我们将过渡到熔合键合和混合键合技术，这些技术能够支持极小的间距，分辨率可达微米级，并且能够传输更多的数据。此外，由于堆叠芯片之间介电层更少，热阻也得到了改善，因此对散热性能也更有利。”

随着人工智能（AI）的普及，所有这些都将变得至关重要，并将影响从AI数据中心到嵌入边缘设备的AI的方方面面。AI极大地增加了需要处理的数据量，而且随着更多合成数据的创建和加入，数据量还将继续增长。解决方案很可能是更分布式的数据处理，包括在边缘进行内存内和传感器内处理，并减少从边缘发送到AI数据中心用于生成式和智能体AI的数据量。

结论

HBM 容量缩减问题正从内存密度问题演变为系统级问题。随着堆叠芯片数量的增加，带宽需求也将随之增长。这反过来又会带来芯片厚度、散热管理和封装复杂性等方面的挑战，并且几乎肯定会降低良率。

未来的解决方案将涉及新技术和新方法，并且很可能对数据存储、处理和缩减的方式和位置进行一些根本性的变革，尤其是在边缘人工智能和使用更小语言模型的分布式推理架构推广应用之后。但还有许多工作要做，而DRAM技术突然间比几十年来任何时候都更受关注。

（来源：编译自semiengineering）